VeriLog のバックアップ(No.2)

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- 1 (2010-06-16 (水) 15:03:31)
- 2 (2010-08-22 (日) 01:42:35)
- 3 (2011-11-20 (日) 20:11:46)

Verilog書いてて失敗した事のメモ VerilogLog，略してVeriLog

全般 †

ISE Project Navigator下段のErrorコンソールはエラーメッセージが結構はしょられてるので，よくわからんときは必ずView Synthesis Reportを見ること

initial beginは面倒がらずにしっかり書く！初期値がないものはインクリメントできないぞ．

合成用ファイル(dc_topo.scr) †

いらんファイルを除外

set RTL_FILE "[glob rtl/*.v]"
regsub {rtl/ctrl_b12n8_1.v} $RTL_FILE {} RTL_FILE
regsub {rtl/ctrl_b12n8_2.v} $RTL_FILE {} RTL_FILE
:

set行の下に，regsubで削除したいファイル行を続ける．

sedでTOP_MODULEを変更シェルスクリプトと組み合わせてレッツ自動化
```
sed 's/set TOP_MODULE ".*"/set TOP_MODULE "とっぷもじゅーる"/' module.scr
```

シェルスクリプトに合成したいトップモジュールをつらつら書くこんなかんじで，どうだい

top_modules=("nsmb8_0" "smb8_0"
             "nsmb12_0")
for tm in "${top_modules[@]}"
do
    eval "sed 's/set TOP_MODULE ".*"/set TOP_MODULE \"${tm}\"/' sedsample.txt"
done

↑

合成結果レポートファイルの処理 †

TiminigInfo..やAreaInfo..をまとめるのめどい

cp /home/tsukamoto/vhd/rep2csv.rb /home/じぶんち/vhd/プロジェクト名

で，

ruby ./rep2csv.rb

とするとrepディレクトリ以下のレポートファイルをてきとうにパーズして csv形式で面積と遅延時間を出力します．csv形式なんでOooとかexcelでどうぞ．ご意見あればどうぞ．

↑

信号の複数ドライブ †

別のalways文で同じ信号をドライブしないこと．当たり前だけど，multiple driver うんぬん言われてシミュレーションできても合成できなくなるぞう

↑

design_vision-xgで合成するとき †

readで回路記述を読み込んだ後

source scr/typ_lib_starc90nm.scr

する．

つぎに

set_max_delay 5 -to [all_outputs]
set_max_area 5

などとして時間，面積制約を加えた後

Design -> Compile Ultra

このとき，"No auto ungroup"にチェックしたほうが速い場合がある． (独自設計の場合など)

↑

栗ティカルパス †

Select -> Path from/through/to

で，何も入力せずに[OK]とすると最長経路を選択できる(delay type が max?)．

さらに

Create PathSchematic of Selection (3つ並びのアイコンの右側)

で，その経路図を抽出できる．

遅延時間は

Timing -> Report Timing Path